从玻璃通孔到逻辑折叠：先进封装技术全景解析

以下内容由deepseek生成。

随着摩尔定律逼近物理极限，芯片性能的提升越来越依赖先进封装技术。其中，玻璃通孔（TGV）与硅通孔（TSV）作为三维集成的核心互连技术，正成为后摩尔时代的关键驱动力。本文将从基础概念出发，系统梳理玻璃基板制造流程、材料要求、逻辑折叠的实现方式，并最终给出TGV与TSV的全面参数对比。

一、TGV与TSV：殊途同归的垂直互连

TGV（Through Glass Via）和TSV（Through Silicon Via）均用于实现芯片的垂直电气互连，但基底材料不同。TGV在玻璃基板上制作通孔，玻璃天然的绝缘性使其高频性能优异、制程简化；TSV则在硅片上制作，需额外沉积绝缘层，工艺复杂但技术成熟。具体差异将在文末详细对比。

二、玻璃基板上制作芯片的完整流程

采用TGV技术制作玻璃基板芯片，主要包含以下七大步骤：

基板预处理：通过有机溶剂、去离子水超声清洗，去除玻璃表面污染物。

通孔形成（TGV钻孔）：

· 主流工艺：激光诱导深度刻蚀（激光改性+湿法刻蚀），孔壁光滑、应力小。

· 替代方案：激光直接烧蚀（速度快但孔壁粗糙）、喷砂成孔（成本低但精度有限）。

通孔清洗与表面活化：再次清洗后，用化学溶液处理孔壁，增强后续金属层附着力。

金属化填充：

· 先通过溅射（PVD）沉积铜/钛等种子层。

· 再用电镀工艺将铜等金属填满通孔。

平坦化与布线（CMP & RDL）：化学机械抛光磨平表面，再通过光刻、电镀制作再布线层（RDL），可多层重复。

钝化与终焊：沉积保护层，开窗露出焊盘，用于后续芯片互连。

测试与切割：电性能和可靠性测试后，切割为独立单元。

三、玻璃基板的核心要求与填充材料

玻璃基板并非普通玻璃，而是经过精密设计的特种材料：

· 热膨胀系数（CTE）匹配：需与硅芯片（2.6 ppm/℃）高度匹配，最佳范围3–5 ppm/℃，避免翘曲断裂。

· 低介电常数与损耗：介电常数2.8–4.0，介电损耗极低（如硼硅玻璃在1GHz下仅0.0011），确保高频信号完整性。

· 高平整度：表面粗糙度（Ra）低于10nm，甚至≤5nm。

· 高绝缘与化学稳定性：电阻率高，耐酸碱工艺。

导电填充材料主要分两大类：

| 类别 | 代表材料 | 特点 | | --- | --- | --- | | 纯金属/合金 | 铜（首选）、金、镍、钛、锡、铝等 | 电镀填充，导电性优，但CTE失配需特殊处理 | | 复合导电材料 | 纳米银膏、铜膏、银包铜/玻璃粉 | 低温固化、工艺简单，但导电性略逊于电镀铜 |

填充技术主流为电镀铜（高性能计算、AI芯片）和导电膏填充（射频模块、成本敏感场景）。

四、“逻辑折叠”芯片：结构、层级与实现

所谓“逻辑折叠”（Logic Folding），本质是一种三维设计思想，而非封装流程中的单个步骤。它将传统二维平面上的逻辑电路通过垂直互连（TGV/TSV）在三维空间内重构，形成“垂直堆叠的有源层”结构——如同一块“三明治”，将处理器核心、控制器、缓存等拆分成多个薄层垂直堆叠，再通过TGV微孔实现层间互连。

逻辑折叠在哪一步实现？

· 设计阶段（根本）：在EDA工具中重新划分电路，规划垂直连接点。

· TGV封装阶段（物理实现）：钻孔金属化后，将不同功能层对准TGV互连点堆叠，并通过混合键合熔合，完成物理“折叠”。

当前分层在哪个层面？

逻辑折叠是跨层级的系统性技术，并非局限于单一粒度。它可以在以下任意层面进行：

· 晶体管级：将单个与非门（NAND）中的四个晶体管拆开堆叠。

· 逻辑门/电路单元级：将多个逻辑门组成的标准单元三维排布。

· 功能模块/IP级：将CPU核心、缓存等较大模块垂直堆叠。

· 芯片/芯粒级：将完整功能芯片或芯粒（如CPU+GPU）垂直集成。

五、当前最先进TGV封装的技术参数

· 玻璃基板厚度：作为核心基板（Glass Core Substrate）典型厚度为800μm，先进节点可达1mm；作为中介层（Glass Interposer）厚度为100–400μm；实验室可薄至50μm。

· Chiplet是否使用TSV：是的，但TSV通常制作在硅中介层上，而非直接做在每个Chiplet内部。玻璃中介层也逐渐成为有力竞争者。

· 堆叠硅片层数：从2层到16层以上。例如HBM内存已实现8层（HBM2E）到16层（HBM4），逻辑芯片如AMD 3D V-Cache为2层（处理器+缓存），高性能计算可堆叠更多。

六、总结：TGV与TSV技术参数详细对比

| 对比项 | TGV（玻璃通孔） | TSV（硅通孔） | | --- | --- | --- |

| 基底材料 | 玻璃（绝缘体） | 硅（半导体） | | --- | --- | --- | | 绝缘性 | 天然绝缘，无需额外沉积SiO₂ | 需沉积绝缘层（SiO₂）隔离 | | 介电常数 | ~3.8（低） | ~11.9（高，寄生效应明显） | | 介电损耗 | <0.001（极低，高频优异） | 较高，高频信号易受衬底损耗 | | 热膨胀系数（CTE） | 可调至3–5 ppm/℃（匹配硅芯片） | 硅：~2.6 ppm/℃，与铜（~16.5）差异大，热应力问题突出 | | 制造复杂度 | 流程简化，无需沉积厚绝缘层 | 复杂，需多次沉积、刻蚀、抛光 | | 成本 | 约为TSV的1/8（大尺寸玻璃基板） | 高昂，尤其是高端硅中介层 | | 主要挑战 | 玻璃脆性、金属附着力差、易产生微裂纹 | 热机械应力、工艺成本高 | | 工艺成熟度 | 新兴，正加速产业化 | 非常成熟，大规模量产 | | 典型应用 | AI/HPC芯片、5G射频模组、MEMS、光电集成 | 3D NAND、HBM存储、CPU/GPU、CMOS图像传感器 |

结语：TSV是当下3D封装的“主力军”，技术成熟、应用广泛；而TGV凭借优异的电学性能、成本优势和可调热匹配，正成为面向AI、高频通信等场景的下一代核心技术。两者未来将在不同领域长期共存，并共同推动芯片向更高性能、更低功耗的三维集成时代迈进。